FPGA JTAG

Порт тестового доступа JTAG (TAP JTAG)

Исходно протокол JTAG (стандартизированный как IEEE 1149.1) предназначался для облегчения тестирования соединений печатных плат на стадии производства. вследствие более компактного расположения проводников и корпусов ПЛИС доступ к выводам интегральных схем становился более ограниченным. Поэтому тестирование традиционными способами, такими как «ложе гвоздей» («bed-of-nails») становилось недостижимым. С использованием протокола JTAG обеспечивается физический доступ к выводам интегральной схемы через цепочку сдвига регистра, размещаемого близко к кольцу ввода/вывода.

Tags:

Subscribe to RSS - FPGA JTAG